CXL将彻底改变数据中心,迎来黄金时代

半导体行业观察 · 半导体行业观察·2022-05-17 09:01

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来源:内容由半导体行业观察(ID:icbank) 编译自 theregister 谢谢。


据theregister报道,Compute Express Link (CXL) 有可能从根本上改变系统和数据中心的构建和运营方式。经过 190 多家公司的多年联合开发,我,这个开放标准几乎已准备好迎接黄金时间。

对于那些不熟悉的人,CXL 定义了一个通用的、缓存一致的接口,用于连接 CPU、内存、加速器和其他外围设备。CXL 董事长兼英特尔技术计划总监 Jim Pappas 告诉The Register,它对数据中心的影响是广泛的。

因此,第一批 CXL 兼容系统预计将在今年晚些时候与英特尔的 Sapphire Rapids Xeon Scalables 和 AMD 的 Genoa 第四代 Epycs 一起推出,我们询问 Pappas 他预计 CXL 将如何在短期内改变行业。


可组合的内存基础设施


根据 Pappas 的说法,CXL 的首批实现之一可能涉及系统内存。他解释说,到目前为止,只有两种方法可以将更多内存附加到加速器上。要么添加更多 DDR 内存通道以支持更多模块,要么必须将其直接集成到加速器或 CPU 封装中。

“你不能将内存放在 PCIe 总线上,”但使用 CXL,你可以,Pappas 说。“CXL 是为加速器设计的,但它也被设计为具有内存接口。我们从一开始就知道这可以用作内存的不同端口。”

无需使用更多或更大的内存模块填充系统,而是可以通过使用 PCIe 和 CXL 通用接口的卡安装额外的内存。并且由于 CXL 2.0 规范中引入的简单交换系统,包括内存在内的资源可以被多个系统同时池化和访问。

重要的是要注意,在这种配置中,只有资源本身而不是内存的内容在主机之间共享,Pappas 强调。“每个内存区域最多属于一个相干域。我们不是要共享内存;这变得更加复杂。”

另一个用例涉及分层内存架构,其中系统利用封装上的高带宽内存、直接连接到 CPU 的相当大的快速 DDR5 内存池,以及通过 CXL 模块连接的更大的慢速内存池。

根据 Pappas 的说法,内存池和分层内存对数据中心和云运营商有影响。“云客户面临的最大问题是他们的第一大支出是内存。他们大约 50 美分的设备支出用于内存,”他说。

通过池化这些内存,Pappas 认为运营商可以通过减少闲置的内存量来实现巨大的成本节约。Pappas 说,由于池化或分层内存的行为与连接到 CPU 的系统内存没有任何不同,因此无需修改应用程序即可利用这些技术。如果应用程序“要求更多内存,那么现在基本上是无限供应”。

这项技术也不是理论上的。内存池和分层内存是 CXL 初创公司 Tanzanite Silicon Solutions 正在研究的几项技术之一,在本月早些时候,他们也被 Marvell Technologies 收购正式收购。

Marvell 认为,该技术将证明对实现真正可组合的基础设施至关重要,而到目前为止,这些基础设施在很大程度上仅限于计算和存储。

告别 AI/ML 瓶颈


Pappas 还希望 CXL 通过在 CPU、AI 加速器和/或 GPU 之间建立比目前通过 PCIe 实现的更密切的关系,从而使 AI/ML 工作负载受益。

在基本层面上,CPU 与外围设备(如 GPU)交互的方式是通过 PCIe 总线来回发送加载/存储指令。CXL 消除了这个瓶颈,使指令能够在加速器和主机之间进行流式传输。

“这与双处理器系统中发生的情况非常相似,其中高速缓存在处理器之间保持一致。我们正在将其扩展到加速器,”Pappas 说。

将这种缓存一致性扩展到 CPU 以外的加速器绝非易事或新想法。

他告诉我们,英特尔和其他公司过去曾尝试过为加速器开发标准化互连,但都失败了。部分问题是与这些互连相关的复杂性在组件之间共享,这使得将它们扩展到第三方非常困难。

“当我们在英特尔尝试这样做时,它非常复杂,几乎没有人,基本上没有人能够真正让它发挥作用,”Pappas 透露。他认为,对于 CXL,基本上所有的复杂性都包含在主机 CPU 中。

这种不对称的复杂性并非没有权衡,但 Pappas 认为它们非常值得。这些以应用程序亲和性的形式出现,特别是哪个加速器获得对缓存或内存的优先访问权,哪个必须扮演次要角色。

Pappas 声称,这在一定程度上得到了缓解,因为客户通常会知道加速器将访问哪些内存区域与主机访问的内存区域。用户将能够通过在 BIOS 中设置偏差来适应。


下一步是什么?


CXL 标准还没有完成。CXL 联盟预计将在今年晚些时候发布 3.0 规范。

该更新包括从每秒 32 千兆传输到 64 的提升,符合计划向 PCIe 6.0 的迁移,以及对许多新的内存使用模型的支持,Pappas 表示。

该规范还介绍了一种以非对称方式实施 CXL 互连技术的途径。此功能将允许 GPU 或 NIC 等设备直接与其他 CXL 设备交互,从而完全消除 CPU 作为瓶颈。

“这将非常重要,因为您可以获得多个需要持续运行的加速器,”他说。

最后,该规范暗示了引入多级交换的 CXL 结构。

CXL 网络结构将是将技术扩展到机架级别之外的关键。并且有理由相信这可能会出现在 Z 世代之后的 3.0 版本中——不要与世纪之交之后出生的一代人混淆——去年底将其相干记忆结构资产捐赠给 CXL 联盟。


调和你的期望


尽管 CXL 对于数据中心的未来可能令人兴奋,但不要指望它会在一夜之间取得成功。该技术还处于起步阶段,预计将在今年晚些时候推出第一代兼容系统。

Pappas 预计配备 CXL 的系统将分阶段推出,分层内存和内存池可能是第一个主流用例。

“明年,第一轮系统将主要用于概念验证,”他说。“说实话,没有人会采用从未尝试过的新技术。”

在概念验证之后,Pappas 预计在该技术最终开始在生产环境中出现之前,至少还要进行一年的实验性部署。


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