AMD CEO谈3D Chiplet-半导体新闻-摩尔芯球

来源：内容来自半导体行业观察（ID：icbank）综合，谢谢。

在日前开幕的CES上，AMD发布了多款新芯片，在回到记者提问的时候，她多次谈到了公司的3D Chiplet等相关技术，现在我们将其核心观点摘录如下：

问：我想问一下 3D chiplet（小芯片）技术。显然，我们今年将将其应用到 Ryzen 7。我们还计划将其推到一些面向技术计算的 Milan X 芯片。您是否预计 3D 小芯片技术最终将用于 AMD 的大多数处理器，如果是，您预计什么时候会发生？

Lisa Su： 3D 小芯片技术是一项非凡的创新。如果您考虑一下我们想要完成的工作，我们多年来一直在努力优化缓存和 CPU。你说得对。我们在这一代中选择做的是真的——这是我们在米兰添加的一个选项，我们称之为米兰 X，以及桌面游戏。我确实希望，随着时间的推移，你会在我们更多的产品组合中看到它。但我们正在尝试构建的部分内容是工作负载优化的投资组合。这取决于你想要做什么。如果您需要更多内核，则可能不需要额外的缓存。在数据中心，当您拥有可以利用额外缓存的这些科学计算工作负载时，或者在游戏的消费者端，我们会使用它，把它当作一种选择，

问：关于 3D 小芯片，我的问题更广泛一些。您是最早在小芯片上进行创新的人之一。现在每个人都想这样做。但在以小芯片为主的未来，与您的代工合作伙伴和您的 OSAT 一起成为这些新封装技术、这些新工艺节点技术的主要合作伙伴有多重要？每个人都试图向台积电投钱以获得最好的技术。鉴于竞争日益激烈，您如何能够积极地维护这一立场？

Lisa Su： 并非所有技术都是平等的。我们的世界观——拥有强大的工艺技术和封装技术非常重要。我们认为我们已经引领了小芯片技术，并继续在该领域进行创新。它真的是一个封装，因为它结合在一起。我们在 7nm 技术方面做得很好。我们现在推出 6nm。我们谈到了 Zen 4 和 5nm。我们已经讨论了 2D 小芯片、3D 小芯片。我们的工具箱里有所有这些东西。我们正在为正确的应用使用正确的技术。

我认为我们已经做出了很好的选择。这些技术路线图都是关于在正确的时刻做出正确的选择。例如，我们的 5nm 技术针对高性能计算需求进行了高度优化。它不一定与其他一些技术相同。我们认为我们也进行了优化，从市场份额的角度和整体客户采用的角度来看，我们已经取得了一些增长。

问：晶圆的成本正在上涨，这已经不是什么秘密了，不管你们有没有预交易，这是一个整体的市场趋势。封装成本是否与晶圆成本同步？为此，寻找新的创新封装技术是否超过了使用成封装工艺的好处？为了解决其他问题，很难将这些技术带入对成本更加敏感的市场，尤其是在我们期待这十年的剩余时间之际。你在那里有什么想法？

Lisa Su： 这有几个方面。首先，在总体成本方面，当我们审视它时，这是关于构建必要的基础设施来提供每个人都想要的所有计算。无论您谈论的是晶圆还是封装，都需要大量投资。你已经看到了数字。数百亿美元正在投入其中。我们自己花费了大量资金来帮助我们的合作伙伴并鼓励我们的合作伙伴投入适当的能力。其中一些正在转化为一些额外的成本。就我们如何获得更多芯片而言，这一切都是出于正确的原因。那就是它的一部分。

就这一点而言，是一件事比另一件事上升更多，我认为一切都相对符合。随着时间的推移，我们一直了解到，随着产品的产量越来越大——例如，当我们将 3D 小芯片技术推向更大的产量时，我们将期望看到规模经济。这就是您将看到其中一些技术跨越更多产品线的方式。关于它的有趣部分是你现在有很多选择。我们的架构师在做决定时有大量的选择，而且他们会做出非常积极的决定。什么时候使用小芯片？您在哪里使用小芯片？从顶部到底部堆栈的最有效方法是什么？我们工具箱中的所有这些工具都非常适合消费者，因为出来的东西更加优化，我们也拥有所有这些选择。

AMD的3D Chiplet处理器：先进封装的胜利

在上周举办的Computex上，AMD发布了其实验性的产品，即基于3D Chiplet技术的3D V-Cache。该技术使用台积电的3D Fabric先进封装技术，成功地将包含有64MB L3 Cache的chiplet以3D堆叠的形式与处理器封装在了一起。

在AMD展示的概念芯片中，处理器芯片是Ryzen 5000，其原本的处理器Chiplet中就带有32 MB L3 Cache，而在和64 MB的3D V-Cache做3D封装后，每个Ryzen 5000 Chiplet可以访问总共96 MB的L3 Cache。而在每个包含多个Ryzen 5000 Chiplet的处理器中，则最多可以访问高达192MB的L3 Cache。

先进封装已经成为推动处理器性能提升的主要动力

随着半导体工艺节点越来越接近物理极限，每一代半导体工艺节点提升对于芯片性能带来的收益也越来越小，通常在15%左右。而在AMD发布的带有3D V-Cache的处理器则在工艺不变（仍然使用7nm台积电工艺）的情况下，在3D游戏等对于处理器性能有高需求的应用场景中实现了约15%的性能提升。这一点说明先进封装在今天已经能实现原来需要半导体工艺节点前进整整一代才能实现的性能提升；而在未来随着半导体工艺越来越接近极限，每一代工艺带来的性能增益越来越小，先进封装可望取代半导体工艺成为芯片性能提升的主要推动力。

而在先进封装领域，AMD已经有了多年的积累，从2015年开始使用HBM技术，到2019年推出使用chiplet的产品，到今天推出3D chiplet，每一步都可以看见AMD对于先进封装领域投入的决心。

在先进封装领域，有两条由应用驱动的技术路径。一条的主要诉求是提升互联密度，从而解决芯片之间的通信带宽，其代表产品就是基于2.5D/3D高级封装的HBM DRAM接口标准，使用HBM可以将DRAM和处理器（CPU，GPU以及其他ASIC）之间的通信带宽大大提升，从而缓解这些处理器的内存墙问题。目前，HBM已经成为高端GPU的标配，同时也应用于不少针对云端处理的AI芯片（例如谷歌的TPU）中。

除此之外，另一条技术路径是chiplet，即在封装系统里面不再使用少量的大芯片做集成，而是改用数量更多但是尺寸更小的芯片粒（chiplet）作为基本单位。使用chiplet的第一个优点是提升了良率，如果使用大芯片的话，如果在芯片的晶圆面积上出现瑕疵，那么整个芯片就有了瑕疵，无法作为良品使用；但是如果把同样面积的芯片拆分为多个chiplet，那么出现瑕疵的话就仅仅是瑕疵出现的那个chiplet无法使用，而其他chiplet则不受影响，这样就提升了良率，而这对于良率存在挑战的先进半导体工艺至关重要。Chiplet另外的潜力在于可以实现更灵活的异构集成，在同一封装系统中不同的chiplet可以使用不同的半导体工艺实现，从而进一步降低成本（例如某些对于逻辑性能需求不高的模组可以使用成熟工艺）并提升性能。

而这次AMD的3D Chiplet则是把两条先进封装的技术路线汇合到了一起。AMD发布的3D V-Cache中，首先处理器和堆叠的L3 Cache都使用了chiplet，另外在3D V-Cache和处理器chiplet之间，也使用了先进封装带来的高密度互联，其互联密度较2D chiplet高两百多倍，相比传统的3DIC技术也能提高15倍。我们认为，AMD将3D Chiplet投入商用对于先进封装领域来说，将是类似HBM进入GPU这样的里程碑式事件。

台积电进一步巩固在代工领域的地位

在AMD发布的3D chiplet背后，是台积电的先进半导体工艺技术和先进封装技术。台积电作为同时掌握了最先进半导体工艺和封装技术的代工厂，其全球最顶尖代工厂的地位得到了巩固，同时其在先进技术领域也将变得更加强势。

早在2019年的VLSI Symposium中，台积电就发表了类似这次AMD 3D Chiplet的技术。台积电把这个技术System on Integrated Chips（SOIC），其主要解决的就是进一步提升3D封装中的互联密度。传统3DIC技术的连线密度受到bump尺寸的限制，从而限制了集成总线的带宽和互联成本。而台积电SoIC技术一个关键优势就是无须bump，只要将两块要堆叠的芯片的铜互联做部分裸露并对准，之后即可通过热处理工艺完成两块芯片的电路连接。这样一来，两块堆叠芯片之间的走线密度以及信号传输功耗都可以大大改善。在今年的ISSCC中，台积电又一次展示了SOIC技术，这次台积电为该技术商用起了一个正式的名字（3DFabric），并且公布了更多互联密度相关的数据，其互联密度相比传统的基于bump的3DIC技术可以提升16倍，该数据与AMD这次在Computex发布的相关数字（相比3DIC互联密度提升15倍）也大体相符。

如前所述，随着摩尔定律的半导体工艺节点提升接近极限，先进封装技术将会慢慢接班半导体工艺节点而成为芯片性能提升的推动力。台积电在拥有最先进半导体工艺的同时，也在先进封装领域领跑全球，其在半导体代工领域的领导者地位将延续下去。于此同时，在AMD首发基于3DFabric的产品之后，预计在未来会有更多芯片设计公司跟进使用3DFabric来实现高性能芯片，从而进一步推广下一代先进封装技术的应用。

3D Chiplet在AI时代大有作为

我们认为，类似3D Chiplet的技术在AI时代将会有广泛应用。

目前，人工智能已经成为推动半导体行业市场收入的重要引擎。基于神经网络的人工智能需要强大的算力支撑其模型训练和部署，因此高性能计算芯片在AI时代至关重要，这也是全球范围内出现了不少AI芯片初创公司的原因。对于AI计算来说，内存访问已经越来越成为性能的瓶颈，因此如何提升处理器（AI芯片）与存储器之间的内存访问速度和效率变得越来越重要。为了解决这个问题，目前云端AI芯片使用HBM DRAM配合大容量的片上SRAM已经成为标配（例如谷歌的TPU）。HBM DRAM和大容量SRAM缺一不可，其中HBM DRAM容量大，但是存取需要较大的延迟，因此常用来存储系统调度算法中在未来可能会用到的数据；而SRAM的带宽大于HBM，延时也较小，但是容量也远小于DRAM，常用来存取在当前立即需要用到的数据。在人工智能领域，随着GPT-3这样的巨型模型越来越多，对于DRAM和SRAM容量的需求都越来越大，而SRAM扩容目前看来最有希望的方法之一就是使用类似3D Chiplet的技术，使用3D堆叠的方式来获得更大的容量（如这次AMD在使用3D V-Cache后SRAM容量就扩大到了三倍），因此我们认为随着台积电的3DFabric技术进一步成熟，AI芯片很可能是下一个使用该技术的产品，并且随着人工智能市场越来越大，AI芯片也将进一步将3D Chiplet带向主流，同时使用HBM加3D Chiplet技术的芯片产品将会进入更多产品中获得使用。

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