先进工艺“后备军”蓄势待发

半导体行业观察 · 半导体行业观察·2021-12-06 08:56

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半导体制程已经进入3nm时代,因为台积电即将在本月开始试产3nm芯片。据悉,台积电Fab 18B厂已完成3nm生产线建设,近期将进行3nm测试芯片的正式下线投片的初期先导生产,预计2022年第四季度进入量产阶段。台积电南科Fab 18超大型晶圆厂将建设P5~P8共4座3nm晶圆厂。

5G手机芯片及HPC运算芯片会是台积电3nm量产第一年的主要投片产品。业界预期,苹果及英特尔将会是3nm量产初期两大客户,后续包括AMD、高通、联发科、博通、迈威尔等都会在2023年开始采用3nm生产新一代芯片。

台积电董事长刘德音曾经表示,在3nm制程上,于南科厂的累计投资将超过 2万亿元新台币,目标是3nm量产时,12英寸晶圆月产能超过60万片。60万片的月产能,这是一个非常惊人的数字,不过,在量产初期是达不到的,需要一个过程。据Digitimes报道,台积电3nm芯片在2022年下半年开始量产,单月产能5.5万片起,2023年,将达到10.5万片。

台积电在台南科学园区有3座晶圆厂,分别是晶圆十四厂、晶圆十八厂和晶圆六厂,其中前两座是12英寸晶圆厂,后一座是8英寸晶圆厂。晶圆十八厂是5nm制程工艺的主要生产基地。而除了5nm工艺,台积电3nm制程工艺的工厂,也建在台南科学园区内,他们在2016年就公布了建厂计划,工厂靠近5nm制程工艺的主要生产基地晶圆十八厂。

除了台积电,三星也将试产3nm芯片。2020年初,三星已开始其新建的V1晶圆工厂的大规模生产,成为业内首批完全使用6LPP和7LPP制造工艺的纯极紫外光刻(EUV)生产线。而该工厂还被认为是三星3nm制程的主阵地。

三星V1晶圆厂位于韩国华城、毗邻 S3。三星于2018年2月开始建造V1,并于2019 下半年开始晶片的测试生产。目前,该公司还在扩大V1晶圆厂的产能规模,也在紧锣密鼓地为3nm量产做着准备。

3nm制程芯片的试产,以及之后的量产,将半导体业的先进制程推进到了一个新的时代,使得前两年还处于理论研究阶段的工艺技术变成了现实。而在这之后,仍处在研发阶段的2nm和1nm制程,将受到越来越多的关注,特别是其晶圆厂、设备、材料、工艺等产业化元素,已经被提上议事日程,下面来看一下它们的进展情况。

2nm


今年早些时候,有19个欧盟成员国签署了一项联合声明,为“加强欧洲开发下一代处理器和半导体的能力”进行合作。其中包括逐渐向2nm制程节点发展的领先制造技术。此外,日本正在与台积电一起建立先进的IC封装和测试工厂。中国台湾半导体研究中心(TSRI)开始与日本产业技术总合研究所(AIST)合作,开发新型晶体管结构。日本媒体指出,这有助于制造2nm及更先进制程芯片,他们计划将合作成果应用在2024年后的新一代先进半导体当中。而2024年正是台积电2nm制程的量产年。

2019年,台积电率先开始了2nm制程技术的研发工作。相应的技术开发的中心和芯片生产工厂主要设在台湾地区的新竹,同时还规划了4个超大型晶圆厂,主要用于2nm及更先进制程的研发和生产。

台积电2019年成立了2nm专案研发团队,寻找可行路径进行开发。在考量成本、设备相容、技术成熟及效能表现等多项条件之后,决定采用以环绕闸极(Gate-all-around,GAA)制程为基础的MBCFET架构,解决FinFET因制程微缩产生电流控制漏电的物理极限问题。MBCFET和FinFET有相同的理念,不同之处在于GAA的栅极对沟道的四面包裹,源极和漏极不再和基底接触。

根据设计的不同,GAA也有不同的形态,目前比较主流的四个技术是纳米线、板片状结构多路桥接鳍片、六角形截面纳米线、纳米环。与台积电一样,三星对外介绍的GAA技术也是Multi-Bridge Channel FET(MBCFET),即板片状结构多路桥接鳍片。不过,三星在3nm节点处就使用了GAA,而台积电3nm使用的依然是FinFET工艺。

按照台积电给出的2nm工艺指标,Metal Track(金属单元高度)和3nm一样维持在5x,同时Gate Pitch(晶体管栅极间距)缩小到30nm,Metal Pitch(金属间距)缩小到20nm,相比于3nm都小了23%。

按照规划,台积电有望在 2023 年中期进入 2nm 工艺试生产阶段,并于一年后开始批量生产。2020年9月,据台湾地区媒体报道,台积电2nm工艺取得重大突破,研发进度超前,业界看好其2023年下半年风险试产良率就可以达到90%。

对于芯片制造来说,需要的设备很多,但就2nm这样高精尖地工艺来讲,EUV光刻机无疑是最为关键的。

对于台积电先进制程所需的EUV设备,有日本专家做过推理和分析:在EUV层数方面,7nm+为5层,5nm为15层,3nm为32层,2nm将达45层。因此,到2022年,当3nm大规模生产、2nm准备试产,需要的新EUV光刻机数量预计为57台。2023年,当3nm生产规模扩大、2nm开始风险生产时,所需新EUV光刻机数达到58台。到2024年,启动2nm的大规模生产,2025年生产规模扩大,到时所需新EUV光刻机数预计为62台。

对于EUV技术,台积电表示,要减少光刻机的掩膜缺陷及制程堆叠误差,并降低整体成本。今年在2nm及更先进制程上,将着重于改善极紫外光技术的品质与成本。之前有消息称,台积电正在筹集更多的资金,为的是向ASML购买更多更先进制程的EUV光刻机,而这些都是为了新制程做准备。

对于2nm和更先进制程工艺来说,EUV光刻机的重要性越来越高,但是EUV设备的产量依然是一大难题,而且其能耗也很高。

欧洲微电子研究中心IMEC首席执行官兼总裁LucVandenhove曾经表示,在与ASML公司的合作下,更加先进的光刻机已经取得了进展。

LucVandenhove表示,IMEC的目标是将下一代高分辨率EUV光刻技术高NAEUV光刻技术商业化。由于此前的光刻机竞争对手早已经陆续退出市场,使得ASML把握着全球主要的先进光刻机产能,近年来,IMEC一直在与ASML研究新的EUV光刻机,目标是将工艺规模缩小到1nm及以下。

目前,ASML已经完成了NXE:5000系列的高NAEUV曝光系统的基本设计,至于设备的商业化。至少要等到2022年,而等到台积电和三星拿到设备,要到2023年了。

对于像2nm这样先进的制程工艺来说,互连技术的跟进是关键。传统上,一般采用铜互连,但是,发展到2nm,相应的电阻电容(RC)延迟问题非常突出,因为,行业正在积极寻找铜的替代方案。

目前,面向2nm及更先进制程的新型互连技术主要包括:混合金属化或预填充,将不同的金属嵌套工艺与新材料相结合,以实现更小的互连和更少的延迟;半金属嵌套,使用减法蚀刻,实现微小的互连;超级通孔、石墨烯互连和其他技术。这些都在研发中。

1nm


目前,1nm的研发还不成熟,还有诸多不确定因素。

随着制程向3nm和2nm演进,FinFET已经难以满足需求,gate-all-around(GAA)架构成为必选,其也被称为nanosheet,而1nm制程对晶体管架构提出了更高的要求。为了将nanosheet器件的可微缩性延伸到1nm节点处,欧洲研究机构IMEC提出了一种被称为forksheet的架构。在这种架构中,sheet由叉形栅极结构控制,在栅极图案化之前,通过在pMOS和nMOS器件之间引入介电层来实现。这个介电层从物理上隔离了p栅沟槽和n栅沟槽,使得n-to-p间距比FinFET或nanosheet器件更紧密。通过仿真,IMEC预计forksheet具有理想的面积和性能微缩性,以及更低的寄生电容。

此外,3D“互补FET”(CFET)也是1nm制程的晶体管方案。CFET技术的一个显着特征是与纳米片拓扑结构具有很强的相似性。CFET的新颖之处在于pFET和nFET纳米片的垂直放置。CFET拓扑利用了典型的CMOS逻辑应用,其中将公共输入信号施加到nFET和pFET器件的栅极。

在VLSI 2020上,IMEC展示了CFET器件的第一个实验概念证明,它是在单片工艺中制造的。该团队设法克服了这一复杂工艺方案的关键工艺挑战,即从衬底开始,从下到上地加工CFET。在CFET中,对底层器件(如pFET)进行加工后,再进行晶圆键合,形成顶层器件(如nFET)沟道,然后对顶层器件进行进一步加工。CFET为顶层器件中使用的沟道材料提供了更灵活的选择。

在先进制程芯片的制造过程中,前道工序负责制造出相应结构的晶体管,而中间工序和后道工序则是将这些独立的晶体管连接起来,从而实现相应的芯片功能和性能,这就需要用到各种半导体材料。

1nm制程需要用到forksheet,CFET晶体管架构,这些架构对局部互连提出了新的要求,相应地,后道工序需要采用新型材料(如钌(Ru)、钼(Mo)和金属合金),还需要降低中间工序的接触电阻。

对于后道工序而言,金属线和通孔的电阻和电容仍然是最关键的参数。解决这个问题的一种方法是采用另一种金属化结构,称为“零通孔混合高度”。这种方案可以根据金属线的应用需求,灵活地将电阻换成电容。

对于中间工序而言,为了进一步缓解布线拥挤并满足新提出的晶体管结构的要求,该工序需要进一步创新。例如,在CFET中,需要为接触栅极提供新的解决方案,现在,这对于nFET和pFET器件来说是通用的。此外,高纵横比的通孔把各种构件互连起来,这些构件现在已经扩展到三维。但是,这些深通孔的主要寄生电阻需要降低。这可以通过引入先进的触点来实现,例如使用钌。

台积电取得了一项成果,其与台湾大学和美国麻省理工学院(MIT)合作,发现二维材料结合半金属铋(Bi)能达到极低的电阻,接近量子极限,可以满足1nm制程的需求。

过去,半导体使用三维材料,这次改用二维材料,厚度可小于1nm(1~3层原子的厚度),更逼近固态半导体材料厚度的极限。而半金属铋的材料特性,能消除与二维半导体接面的能量障碍,且半金属铋沉积时,也不会破坏二维材料的原子结构。

1nm制程透过仅1 ~3层原子厚度的二维材料,电子从源极走以二硫化钼为材料的电子通道层,上方有栅极增加电压来控制,再从漏极流出,用铋作为接触电极的材料,可以大幅降低电阻并提高传输电流,让二维材料成为可取代硅的新型半导体材料。

结语


3nm制程已经从实验室走到生产线,而接下来的2nm和1nm制程工艺需要攻克晶体管架构、半导体材料,以及制造设备等几道难关。从发展节奏来看,2nm将在2024年实现量产,而到了2025年,1nm制程有望试产。


*免责声明:本文由作者原创。文章内容系作者个人观点,半导体行业观察转载仅为了传达一种不同的观点,不代表半导体行业观察对该观点赞同或支持,如果有任何异议,欢迎联系半导体行业观察。


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