进一步降低RISC-V芯片的门槛,西部数据核心开源

半导体行业观察 · 半导体行业观察·2021-09-16 08:59

1.7k

来源:内容由半导体行业观察(ID:icbank)编译自「 theregister 」,谢谢。


近来,一个名为SweRVolf 项目亮相,这是一个完全开放的片上系统,也是Western Digital 的 RISC-V SweRV 内核的参考平台。最近,它宣布了一个重要的新版本,承诺为那些希望进行实验的人降低进入门槛。

“Western Digital于 2018 年发布了第一个 SweRV 内核 EH1,”Qamcom 高级数字设计工程师兼自由和开源硅 (FOSSi) 基金会主任 Olof Kindgren 告诉The Register。

“虽然它是一个了不起的内核,并且至少在当时是最快的 32 位 RISC-V 内核,但他们还是开源芯片领域的新手,并问我他们应该怎么做才能让其他人更容易选择起来。

“我的一个建议是制作一个基于 FPGA 的参考 SoC,以便软件开发人员可以快速开始编写软件来评估内核,硬件开发人员可以使用它来制作基于 SweRV 的芯片的原型。这一点得到了商定,Qamcom 得到了这份工作在我的领导下创建它。

“在数百个可用的开源 RISC-V 内核中,SweRV 内核在技术上脱颖而出,提供了一些由在构建嵌入式硬件方面拥有丰富经验的人明确设计的功能。”

Kindgren 对免费和开源芯片的概念并不陌生,您可以使用这些设计,而无需通常需要支付高额版税或保密协议。“我在 OpenRISC 上崭露头角——基本上是 RISC-V 的前身,它创建于 1999 年,为 FOSSi 生态系统播下了种子,但从未获得同样的认可——并花了很多时间在技术和传播福音,”Kindgren 告诉我们。

“截至目前,RISC-V 无疑是答案。我们已经达到了行业看到围绕开放 ISA 集会的好处的地步,这是一个类似于以太网、Python 或 JPEG 的标准,因此他们可以提高抽象性并专注于他们的实际产品,而不是签署 NDA 和摸索加密网表。RISC-V 让公司专注于他们的核心业务,而不是他们的核心。”

SweRV 项目中使用的 SweRV 核心——或者,在其最新版本中,核心——由存储巨头西部数据提供。该技术由内部开发并基于 RISC-V 指令集的 32 位实现,该技术由该公司在宽松的 Apache 2.0 许可下发布 - 绝对允许任何人使用、分发甚至修改其设计内容。

“它们也有很好的文档记录,用传统的 SystemVerilog 编写,并得到了一个大型财团——CHIPS Alliance 的支持,”Kindgren 补充道,“对于行业中较为保守的部分来说,这些都是重要的点。

这种高度宽松的许可方法也适用于 SweRVolf 项目。“SweRVolf 也在 Apache 2.0 下获得许可,”Kindgren 告诉我们,与 SweRV 内核本身的许可许可相同。“这是 Western Digital 的要求,但也是我们在 FOSSi 基金会推荐的许可证之一——连同 SolderPad 和 CERN OHLv2。”

然而,SweRVolf 不仅仅是一个处理器内核:它是一个功能齐全的片上系统,具有两个互连系统——AXI 和 Wishbone——它们将 SweRV 内核连接到引导 ROM、系统控制器和串行 UART,以及外部存储器。

虽然不像大多数现代商业 SoC 那样功能丰富,但里面有足够的东西来启动和运行程序——正如 SweRVolf Nexys 所证明的那样,这是一种设计用于在 Digilent 的 Nexys A7 FPGA 开发板上运行的变体。

在其最新版本 SweRVolf 0.7.4 中,宣布了一系列改进。最大的是对2019 年 12 月推出的更紧凑的 SwerRV EL2 内核的支持,作为其最初设计的 SweRV EH1 的替代品。“这反过来又使得除了 Nexys A7 之外,还可以使用更小、更便宜的 FPGA 板,”Kindgren 解释说。

“新支持的 [Digilent] Basys 3 板在大学中很受欢迎,我们很快就会在这个地方看到 SweRVolf 出现在其RVfpga版本中。我目前还在开发一个非常酷的新功能,甚至可以让那些不这样做的用户使用它无法访问任何硬件来使用虚拟开发板。我希望稍后分享更多相关信息。”

项目板级支持包 (BSP) 的另一项改进允许 Zephyr,流行的实时操作系统 (RTOS),在运行时自动检测 SweRVolf 的时钟频率——这意味着单个二进制文件可以与以不同速度运行的 SweRVolf 实现一起使用无需重新编译。

设计中还添加了一个新的演示应用程序以利用此兼容性功能,打印出 CPU 类型和检测到的时钟速度。

虽然 Kindgren 坚信 RISC-V 是前进的道路——“实际上,在我开始实施 SERV(世界上最小的 RISC-V CPU)时,我才第一次阅读了 ISA 规范,”他说。告诉我们,“并真正发现了它是一件多么艺术的作品”——人们对 OpenRISC 的日子有些怀念。

“他们为 RISC-V 提出的几乎所有卖点也是我们已经计划在 OpenRISC 的更新版本中解决的问题,该版本旨在称为 OpenRISC 2000,”Kindgren 解释说。

“几年后,我在 RISC-V 研讨会上遇到了 David Patterson [RISC-V 基金会副主席,‘精简指令集计算机’一词的创造者,以及伯克利 RISC 项目的共同创建者],并介绍了我自己来自 OpenRISC 项目以及它是如何引导我进入 RISC-V 的。他笑着说,‘哦,你们太早了,’这感觉像是对我们工作的一个很好的验证。”

最新版本的 SweRVolf 带有完整的源代码,可在 CHIPS Alliance 的GitHub 存储库上找到。


★ 点击文末 【阅读原文】 ,可查看本文原文链接!


*免责声明:本文由作者原创。文章内容系作者个人观点,半导体行业观察转载仅为了传达一种不同的观点,不代表半导体行业观察对该观点赞同或支持,如果有任何异议,欢迎联系半导体行业观察。


今天是《半导体行业观察》为您分享的第2799内容,欢迎关注。

推荐阅读


中国芯片,进入赢者通吃的时代?

哑铃型半导体厂商排名,谁更值得期待?

高级封装将成为“芯”救世主?


半导体行业观察

半导体第一垂直媒体

实时 专业 原创 深度


识别二维码 ,回复下方关键词,阅读更多

晶圆|集成电路|设备 |汽车芯片|存储|台积电|AI|封装

回复 投稿 ,看《如何成为“半导体行业观察”的一员 》

回复 搜索 ,还能轻松找到其他你感兴趣的文章!


点击阅读原文,可查看本文
原文链接!

广告

半导体行业观察 · 半导体行业观察·2021-09-16 08:59

1.7k
用户热评
打开摩尔芯球APP,查看更多评论

重大事件及时推送,更流畅的沉浸式阅读体验

参与评论

0/200字

登录后即可发布评论

发布评论

请使用浏览器自带的分享按钮,
将你这篇文章分享出去吧。
+86
获取验证码
登 录

邮箱登录

未注册过的用户将直接为你创建摩尔账号