飞思卡尔Kinetis 60(K60)时钟系统分析

eefocus · 电子工程世界·2021-08-26 00:00

4.1k

前段时间学习了飞思卡尔K60芯片的时钟系统,对它的时钟系统有了个大致的了解,这里把自己的理解写下来分享一下,以备以后参考。

飞思卡尔 Kinetis系列是飞思卡尔推出的基于ARM CORTEX-M4为核心的微控制器。


1.飞思卡尔K60时钟系统

飞思卡尔K60时钟系统如上图所示,可以发现器件的源时钟源一共有4个:

①内部参考时钟源,包括 Fast IRC和 slow IRC (IRC--Internal Reference Clock)

②外部参考时钟源,只一个EXTAL管脚作为时钟输入,这个可以使用有源晶体振荡器来实现

③外部晶体谐振器,使用EXTAL和XTAL两个管脚来输入

④外部32K RTC 谐振器,用于实时时钟的时钟输入

在图中可以看到,要为系统提供时钟信号,关键是要最终生成 MCGOUTCLK 输出。MCGOUTCLK 再经过分频便可以提供Core/system clocks、Bus clock、FlexBus clock和Flash clock。MCGOUTCLK 的产生有3个途径:

①由内部参考时钟源 Fast IRC 直接提供,这个时钟源集成在芯片的内部(包括Slow IRC),频率是2M

②由 FLL 或者 PLL 模块来提供

③由外部时钟来直接提供,包括外部参考时钟源(1个管脚输入)、外部晶体谐振器经内部OSC logic产生的XTAL_CLK 和 RTC OSC logic 的时钟输出。

一般情况下,MCGOUTCLK 是由PLL或者FLL倍频来产生的,飞思卡尔官方的例程最终是由PLL模块来产生。图中可以看到PLL模块的时钟输入是OSCCLK或者RTC OSC logic。我的板子以外部参考时钟源提供PLL时钟,最终经PLL倍频产生MCGOUTCLK。即 EXTAL-->PLL模块-->MCGOUTCLK.


2.关于时钟模式

从图中可以看到,该芯片一共包含8种工作时钟模式,外加Stop模式。系统在RESET后直接进入默认的FEI模式。图中,F--FLL、P--PLL、E--Enable或者EXTAL(外部时钟)、B--Bypass(旁路)、I--Internal(内部参考时钟)、L--Low Power.

·FLL 启用、内部参考时钟(FEI), 内部参考时钟提供FLL的时钟,FLL驱动MCGOUT

·FLL 启用、外部参考时钟(FEE), 外部参考时钟提供FLL的时钟,FLL驱动MCGOUT

·FLL 旁路、内部参考时钟(FBI),FLL虽然在运作但由内部时钟参考源驱动MCGOUT

·FLL 旁路、外部参考时钟(FBE),FLL虽然在运作但由外部时钟参考源驱动MCGOUT

·PLL 旁路、外部参考时钟(PBE),PLL虽然在运作但由外部时钟参考源驱动MCGOUT

·PLL 启用、外部参考时钟(PEE),外部参考时钟提供PLL的时钟,PLL驱动MCGOUT

·BLPI FLL和PLL都禁用,内部时钟参考源驱动MCGOUT

·BLPE FLL和PLL都禁用,外部时钟参考源驱动MCGOUT

由于系统在重启后默认进入FEI模式,我们的目标是要跳到PEE模式,所以要涉及到模式的转化。图中由FEI到PEE是不能直接跳转的,必须经由其他模式来转换。


3.官方具体的例子

来源于飞思卡尔官方srcdriversmcgmcg.c

  1. unsigned char pll_init(unsigned char clk_option, unsigned char crystal_val)

  2. {

  3. unsigned char pll_freq;


  4. if (clk_option > 3) {return 0;} //return 0 if one of the available options is not selected

  5. if (crystal_val > 15) {return 1;} // return 1 if one of the available crystal options is not available

  6. //This assumes that the MCG is in default FEI mode out of reset.


  7. // First move to FBE mode

  8. #if (defined(K60_CLK) || defined(ASB817))

  9. MCG_C2 = 0;

  10. #else

  11. // Enable external oscillator, RANGE=2, HGO=1, EREFS=1, LP=0, IRCS=0

  12. MCG_C2 = MCG_C2_RANGE(2) | MCG_C2_HGO_MASK | MCG_C2_EREFS_MASK;

  13. #endif


  14. // after initialization of oscillator release latched state of oscillator and GPIO

  15. SIM_SCGC4 |= SIM_SCGC4_LLWU_MASK;

  16. LLWU_CS |= LLWU_CS_ACKISO_MASK;


  17. // Select external oscilator and Reference Divider and clear IREFS to start ext osc

  18. // CLKS=2, FRDIV=3, IREFS=0, IRCLKEN=0, IREFSTEN=0

  19. MCG_C1 = MCG_C1_CLKS(2) | MCG_C1_FRDIV(3);


  20. /* if we aren't using an osc input we don't need to wait for the osc to init */

  21. #if (!defined(K60_CLK) && !defined(ASB817))

  22. while (!(MCG_S & MCG_S_OSCINIT_MASK)){}; // wait for oscillator to initialize

  23. #endif


  24. while (MCG_S & MCG_S_IREFST_MASK){}; // wait for Reference clock Status bit to clear


  25. while (((MCG_S & MCG_S_CLKST_MASK) >> MCG_S_CLKST_SHIFT) != 0x2){}; // Wait for clock status bits to show clock source is ext ref clk


  26. // Now in FBE


  27. #if (defined(K60_CLK))

  28. //MCG_C5 = MCG_C5_PRDIV(0x18);

  29. MCG_C5 = MCG_C5_PRDIV(0x18); //基频2M 外部时钟源是50M时, 50/25=2M

  30. #else

  31. // Configure PLL Ref Divider, PLLCLKEN=0, PLLSTEN=0, PRDIV=5

  32. // The crystal frequency is used to select the PRDIV value. Only even frequency crystals are supported

  33. // that will produce a 2MHz reference clock to the PLL.

  34. MCG_C5 = MCG_C5_PRDIV(crystal_val); // Set PLL ref divider to match the crystal used

  35. #endif


  36. // Ensure MCG_C6 is at the reset default of 0. LOLIE disabled, PLL disabled, clk monitor disabled, PLL VCO divider is clear

  37. MCG_C6 = 0x0;

  38. // Select the PLL VCO divider and system clock dividers depending on clocking option

  39. switch (clk_option) {

  40. case 0:

  41. // Set system options dividers

  42. //MCG=PLL, core = MCG, bus = MCG, FlexBus = MCG, Flash clock= MCG/2

  43. set_sys_dividers(0,0,0,1);

  44. // Set the VCO divider and enable the PLL for 50MHz, LOLIE=0, PLLS=1, CME=0, VDIV=1

  45. MCG_C6 = MCG_C6_PLLS_MASK | MCG_C6_VDIV(1); //VDIV = 1 (x25)

  46. pll_freq = 50;

  47. break;

  48. case 1:

  49. // Set system options dividers

  50. //MCG=PLL, core = MCG, bus = MCG/2, FlexBus = MCG/2, Flash clock= MCG/4

  51. set_sys_dividers(0,1,1,3);

  52. // Set the VCO divider and enable the PLL for 100MHz, LOLIE=0, PLLS=1, CME=0, VDIV=26

  53. MCG_C6 = MCG_C6_PLLS_MASK | MCG_C6_VDIV(26); //VDIV = 26 (x50)

  54. pll_freq = 100;

  55. break;

  56. case 2:

  57. // Set system options dividers

  58. //MCG=PLL, core = MCG, bus = MCG/2, FlexBus = MCG/2, Flash clock= MCG/4

  59. set_sys_dividers(0,1,1,3);

  60. // Set the VCO divider and enable the PLL for 96MHz, LOLIE=0, PLLS=1, CME=0, VDIV=24

  61. MCG_C6 = MCG_C6_PLLS_MASK | MCG_C6_VDIV(24); //VDIV = 24 (x48)

  62. pll_freq = 96;

  63. break;

  64. case 3:

  65. // Set system options dividers

  66. //MCG=PLL, core = MCG, bus = MCG, FlexBus = MCG, Flash clock= MCG/2

  67. set_sys_dividers(0,0,0,1);

  68. // Set the VCO divider and enable the PLL for 48MHz, LOLIE=0, PLLS=1, CME=0, VDIV=0

  69. MCG_C6 = MCG_C6_PLLS_MASK; //VDIV = 0 (x24)

  70. pll_freq = 48;

  71. break;

  72. }

  73. while (!(MCG_S & MCG_S_PLLST_MASK)){}; // wait for PLL status bit to set


  74. while (!(MCG_S & MCG_S_LOCK_MASK)){}; // Wait for LOCK bit to set


  75. // Now running PBE Mode


  76. // Transition into PEE by setting CLKS to 0

  77. // CLKS=0, FRDIV=3, IREFS=0, IRCLKEN=0, IREFSTEN=0

  78. MCG_C1 &= ~MCG_C1_CLKS_MASK;


  79. // Wait for clock status bits to update

  80. while (((MCG_S & MCG_S_CLKST_MASK) >> MCG_S_CLKST_SHIFT) != 0x3){};


  81. // Now running PEE Mode


  82. return pll_freq;

  83. } //pll_init



关键字: 飞思卡尔 Kinetis 时钟系统 编辑:什么鱼 引用地址: //news.eeworld.com.cn/mcu/ic546004.html

广告

eefocus · 电子工程世界·2021-08-26 00:00

4.1k
  • 飞思卡尔
  • 芯片
  • 用户热评
    打开摩尔芯球APP,查看更多评论

    重大事件及时推送,更流畅的沉浸式阅读体验

    参与评论

    0/200字

    登录后即可发布评论

    发布评论
    相关新闻

    有关AMD chiplet的一些思考

    半导体行业观察:当AMD 宣布将在 Hot Chips 上展示其最新的 Zen 3 微架构时,我期待着这家公司能披露更多的信息。而在 Zen 3 的演示中,情况也大致如此,这些新更新信息对于考虑 AMD 的增长战略非常重要。

    来源:半导体行业观察 · 09-08

    1.6k人阅读

    芯翼信息科技完成近5亿元B轮融资,致力于成为业界领先的物联网智能终端系统SoC芯片企业

    近日,物联网智能终端系统SoC芯片提供商芯翼信息科技(上海)有限公司(以下简称:芯翼信息科技或公司)完成近5亿元B轮融资,资金主要用于加强芯片产品研发、完善生产制造供应链、扩充核心团队等。

    来源:摩尔芯球 · 09-14

    2.0k人阅读

    抢夺SiC晶圆,罗姆与昭和电工签订多年合约

    半导体行业观察:据日媒报道,昭和电工株式会社于2021年9月13日宣布,与ROHM签订了功率半导体用SiC(碳化硅)外延片的多年长期供应合同。报道指出,本次签订的合同是向制造SiC功率半导体的ROHM供应昭和电工制造的SiC外延片。

    来源:半导体行业观察 · 09-14

    859人阅读

    CUDA被移植,基于RISC-V的GPU有戏了?

    半导体行业观察:RISC-V 一直是计算领域最热门的话题之一,因为这个指令集架构 (ISA) 允许进行广泛的定制并且易于理解,此外还有整个开源、免许可的好处。

    来源:半导体行业观察 · 09-08

    1.4k人阅读

    上海爱思尔教育科技有限公司

    Copyright©2021 沪ICP备19045314号-3

    沪公网安备 31011502017229号

    请使用浏览器自带的分享按钮,
    将你这篇文章分享出去吧。
    +86
    获取验证码
    登 录

    邮箱登录

    未注册过的用户将直接为你创建摩尔账号