英特尔10nm的前世今生

EEWORLD · 电子工程世界·2020-06-23 00:00

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翻译自——EEtimes

假如你坐拥全球最大微处理器供应商和半导体制造商,为了保住地位并在竞争中保持领先,你往往会设定雄心勃勃的目标。英特尔就是一个例子,凭借其10nm制程技术,他们制定了雄伟计划,以至于不得不推迟使用这种制程的大批量生产,改变其路线图,甚至重新考虑其战略的某些方面。英特尔在10nm制程上取得了进步,但是台积电和三星在7nm、6nm、5nm和更小的制程节点上一点点精进,我们不禁在想英特尔现在究竟什么位置?

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积极的目标

当公司设计新的流程技术时,它会在性能、功率和面积(PPA)方面设定特定目标。半导体合同制造商有时会牺牲一个方面来支持另一个方面,由于他们的设计方法非常迭代,而且必须每年提供一个新工艺,以使他们的客户能够以一定的节奏推进他们的SOC。其中一些节点通常被称为“短节点”,与“长节点”不同,它们只能使用几年。相比之下,英特尔公司在其“流程架构”原则下,几乎每两年就会在所有PPA方面推进其流程技术。在其10 nm节点(也称为英特尔1274),他们正在14 nm节点上寻找一种改进方法,使晶体管密度提高2.7 x (当使用6.2 t高密度(HD)库)和性能提升25%(在同一功率)或减少近50%电力消耗 (在同一频率)。

研发4年,英特尔的10nm芯片工艺比台积电的7nm还要强?

英特尔所宣称的10nm工艺与台积电(TSMC)的第一代7nm制程(N7)相似,但英特尔原本计划在2016年开始大规模生产10nm制程(HVM),比台积电的N7制程(HVM)领先两年,这将使英特尔在高性能pc领域拥有强大的竞争优势。

此前在GeekBench 4跑分露出了英特尔10代酷睿的成绩,同时网上也出现了有关于英特尔10nm制程工艺的基本指标,大家发现这个指标比台积电的7nm工艺还要强不少。

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英特尔的10nm制程在晶体管密度上做到了100.76Mtr/mm2、栅极间距54×44nm,SRAM面积为0.0312μm2。尤其在晶体管密度上,10nm工艺就能实现每平方毫米1亿个晶体管,比台积电强不少。

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英特尔将其雄心勃勃的晶体管密度提升称为“Hyper Scaling”,后来又将其远大目标归咎于低于预期的产量和高于14nm的成本。与此同时,英特尔需要为其10nm制程提供比以往更高的规模,这不仅是为了维持摩尔定律的范式(尽管周期更长),也为了使其芯片尺寸更小,降低成本(例如,10nm制程的生产周期更长)从而获得更多利润。随着每一个流程的产生,每平方毫米的芯片成本趋向于增加,所以对于像pc这样的市场,你希望芯片在每个节点上变得更小,要么降低成本,要么维持成本。

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英特尔的10nm工艺晶体管密度达到了100MTr/mm2,是14nm节点的2.7倍,而且英特尔首次使用了贵金属钌。

Techinsights日前就以联想Ideapad 330中的Core i3-8121处理器为例分析了英特尔的10nm工艺,详细报告还没有发布,他们只公布了部分数据,英特尔的10nm工艺主要创新如下:

· 逻辑晶体管密度达到了100.8MTr/mm2,也就是每平方毫米1亿个晶体管,晶体管密度是14nm工艺的2.7倍多。

· 10nm FinFET使用的是第三代FinFET晶体管工艺技术;

· 10nm工艺的最小栅极距(gate pitch)从之前的70nm缩小到了54nm;

· 10nm工艺的最小金属间距(metal pitch)从之前的52nm缩小到了36nm。

英特尔10nm工艺亮点:

· 与现有10nm及即将问世的7nm工艺相比,英特尔10nm工艺具有最好的间距缩小指标

· 在后端制程BEOL中首次联合使用金属铜及钌,后者是一种贵金属

· 在contact及BEOL端使用了自对齐曝光方案(self-aligned patterning scheme)

·关键技术是通过主动门(COAG)进行接触,在前两层使用钴互连(填充)以减少该区域的阻力50%(相对于钨而言),并降低电动势5x - 10x以缩小这些互连,自对准四模塑(SAQP)用于鳍片成型,自对准双模塑(SADP)用于线前端的栅极成型(FEOL),以及SAQP用于线后端的选定金属层(BEOL)。

设计亮点:

· 通过6.2-Track高密度库实现了超级缩放(Hyperscaling )

· Cell级别的COAG(Contact on active gate)技术

关于英特尔的10nm工艺优势,英特尔CEO科赞奇也解释过他们的10nm工艺为什么难产的问题,一大原因就是他们的10nm工艺指标定的太高了,10nm工艺100MTr/mm2的晶体管密度实际上跟台积电、三星的7nm工艺差不多,性能指标是很好的,但遇到了良率这样的问题,所以量产时间上要比其他两家落后两年多。

如今所有的前沿工艺技术都依赖于多模制,所以在10nm制程中,英特尔不得不使用四模制(4x)、五模制(5x),甚至六模制(6x)来选择特性。因此,在最复杂的案例中,英特尔不得不将10nm晶圆暴露6次才能“绘制”出一个特性。多模制不仅延长了生产周期,而且往往会增加缺陷密度,从而降低产量并大大增加成本。大量使用多图案来实现超缩放而不是等待极紫外光刻(EUV)的出现是一种风险,但EUV从来没有打算在2016年的黄金时间准备就绪。

此外,除了英特尔,没有半导体制造商使用SAQP的BEOL的7nm或10nm技术,因为一些观察家指出SAQP存在高缺陷密度。在10nm以下的节点中使用钴或钌似乎是不可避免的,但钴对于Intel公司在10nm节点的研发工作中是一种相对较新的材料,所以有人认为钴缺陷密度高是有原因的。钴的使用需要使用电子束的新型检测工具。

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应用材料技术项目主管Nicolas Breil在两年前的IEDM报告中表示:“收缩的几何形状,反过来对金属化过程提出了更高的要求,与屈服相关的典型失效模式包括不完整的空隙填充或空洞。”“由于钴中的空隙通常小于钴线的宽度,探测5纳米的空隙至关重要。这就需要一个小于3nm的光斑来探测小于10nm的空洞。

与传统光学检测工具相比,单光束检测工具速度较慢(多光束检测工具还不成熟,但速度也比较慢),但后者对新工艺和即将到来的工艺技术分辨率不够。为此,电子束工具现在仅用于工艺鉴定和校准。

英特尔在行业领先的情况下承担风险和实施新技术并不少见,但在10nm制程的情况下,他们已经超越了创新。Insight 64的研究员Nathan Brookwood表示:“回过头来看,总体而言,这一举措过于激进。”

计划和策略的改变

英特尔在2015年7月首次证实其10nm技术存在问题,并将高缺陷密度和低产率归咎于多模制。当时,他们承诺在2017年下半年开始批量生产代号为“大炮湖”的首批10nm制程产品,这比原计划晚了一年左右。在2018年初,英特尔表示已经开始了Cannonlake处理器的营收发货,并将在今年晚些时候逐步提高产量,但在2018年4月,英特尔承认由于产量不佳,将不得不将10nm处理器的量产推迟到2019年。后来,事实证明,2019年投产的英特尔第二代10nm制程(不要与10nm+混淆)比最初的10nm制程有许多重大改进。

显然,在2015年发布任何公告之前,英特尔就已经对10nm制程的问题有了更多的了解。考虑到这些风险,他们需要确保即使不使用其前沿节点,也能在未来几年生产出满足成本、性能和上市时间要求的CPU。为此,这家芯片巨头在2016年初宣布了引进新工艺技术和微架构的新原则。在为英特尔工作了大约10年的滴答滴答模型的基础上,他们转向了新的“流程架构优化”(PAO)模型,该模型涉及更长的微架构使用以及过程技术和产品设计的迭代改进。

Brookwood:“滴答模式主要是一种风险缓解策略。使用已知的微架构调试新流程,并在已验证的流程上引入新的微架构。在可预测的年度节奏上改进产品。”

一名前英特尔员工表示:“从市场营销的角度来看,公司希望获得更多的声誉优势,这是他们之所以这么做的原因。在管理人员看来,节奏似乎是有规律的。因此,一些人认为没有理由怀疑它,并为此继续下去。他们忘记了这些任务有多么困难。”

新的PAO原则旨在确保上述三件事:英特尔及时推出有竞争力的产品,以及这些产品的财务可行性。从2016年开始,Intel一直在迭代地改进其流程技术(Intel称之为节点内改进),而不必等待一个新的主要节点来发布一个新的处理器。但一些起初看似合理的事情,可能最终看起来并不那么好,尤其是在竞争激烈的情况下。

Brookwood: “Tick-Tock模式在十多年里都很有效。它在14nm似乎很实用,但在10nm处完全崩溃。与此同时,台积电能够维持两年的节奏,更适度的改进,也更可预测。谁会想到AMD会把它的整个生产线延伸到TSMC的7nm制程,而英特尔仍然主要使用14nm制程?”

英特尔的第一个14nm级优化工艺是它的14nm+制造技术,这使得他们的代号为Kaby Lake的CPU在不增加功耗的情况下比Skylake处理器的频率提高了15%。该技术的一个更先进的版本- 14nm++ -放宽栅距为84nm(从原来14nm的70nm提高),驱动电流提高了24%,功率降低了约50%。英特尔的14nm+被用来制造用于高端游戏台式机和高端笔记本电脑的咖啡湖(Coffee Lake)和彗星湖(Comet Lake)处理器。展望未来,英特尔将继续迭代地推进其制造技术,因此我们将看到10nm+和10nm+,以及7nm、7nm+和7nm+。

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与此同时,英特尔的首席执行官希望公司在主要节点上能恢复到2 - 2.5年的节奏,但只有时间才能证明它对英特尔的效果如何。

英特尔发言人表示:“我们的目标是每年进行一次流程改进,以支持我们的产品路线图。”“我们通过节点扩展和内部码增强的结合来实现这一目标,以提供性能、功率和区域改进的正确组合。”

开发制造过程的迭代方法并不是英特尔必须做出的唯一重大改变。在过去,他们将其产品设计和制造技术结合在一起,一个特定的设计注定要使用特定的制造工艺来制造。到目前为止,英特尔已经将其产品和节点开发分离开来,并表示可以使用现有的最可行的技术来生产即将推出的CPU或GPU。这种方式有点像无晶圆厂芯片开发商和代工合作伙伴之间的互动。为了确保英特尔的芯片工程师拥有将设计移植到特定节点所需的一切,英特尔去年聘请了前GlobalFoundries的首席技术官Gary Patton,他也是IBM微电子业务的前负责人。Patton将监督过程设计工具包(PDKs)、IP和工具的开发。

英特尔:10nm不是我们最好的节点

英特尔将在未来继续采用迭代方法来改进其工艺技术。他们计划分别在2020年和2021年推出其10nm节点的两个增强版本——10nm+和10nm++。根据英特尔前高级研究员、流程架构和集成总监Mark Bohr在2017年的演讲,英特尔承诺10nm+将显著提高晶体管性能,但其频率潜力仍低于14nm+,这使得该技术对桌面CPU(尤其是针对玩家的CPU)的吸引力有所下降。此外,英特尔在10nm技术上面临着缺陷密度的难题,这可能是它在10nm+技术上解决的主要问题之一。

在接下来的几个季度里,英特尔计划开始使用其10nm++技术,该技术将大大提高晶体管性能,这可能是英特尔能够将其应用于高时钟应用的时候。与此同时,英特尔承认其10nm制程节点系列的盈利不如22nm制程和14nm制程节点有根本原因。今年早些时候,英特尔首席财务官George Davis曾表示:

“这不会是英特尔拥有过的最好节点,它的生产效率将低于14nm制程和22nm制程,但我们对所看到的改进感到兴奋。”我们希望在7纳米制程的开始阶段比2021年底有更好的表现。”

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未来,英特尔将提供7nm、7nm+和7nm+制造技术,这些技术将依赖于极紫外光刻技术(EUVL),这将帮助英特尔解决各种与多图形相关的问题。迭代开发有很多好处,尽管它需要额外的资源,这也可能意味着更高的研发成本。由于制造工艺的开发成本总体上越来越高,很难估计这些额外的研发成本到底有多高。与此同时,英特尔首席财务官警告称,各种工艺技术(研发、设备成本、启动成本等)的重叠将对毛利率产生影响:

“事实上,就像我说的,它不会像人们期望的14nm或7nm节点那样强大。为了重新获得工艺领先地位,我们必须加速10nm和7nm,以及7nm和5nm的重叠。所以,从2021年开始,我们观察到的成本,10nm的性能,7nm、5nm的投资,所有这些因素结合起来会影响毛利率。”

英特尔对其10nm制程技术的评价是在投入使用7年后,其财务表现不如14nm制程节点,然而在路线图中留下大量的10nm+和10nm+项目,可能会有一些有趣的暗示。

一位半导体生产的人士表示:“利润率最高的时刻是生产一两年后的工艺节点,因为它们的产量通常要高得多,而且晶圆厂的工具成本也已降低。”

Intel的10nm节点将在2021年下半年投入HVM,届时Intel的7nm节点的生产将开始加速。当然,在10nm上使用的折旧设备将会在7nm上重复使用,但这意味着后者的财务成功将在一定程度上依赖于前者。


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